在許多功率轉換應用中，碳化硅比硅顯示出顯著的性能優勢。更廣泛的采用取決于進一步降低成本和批量生產，以滿足全球電氣化程度不斷提高對功率半導體的強勁預測需求。在本文中，我們將討論 工程 SIC 襯底的潛在優勢。

　　智能碳化硅工藝

　　Soitec 在 20 世紀 90 年代初開發了 Smart Cut 工藝。這涉及使用“處理”晶圓和“施主”晶圓。氧化的供體晶片在氧化物表面下方的給定深度處注入氫氣，然后翻轉到處理晶片上。首先使用一系列退火在注入深度處分割施主晶圓，然后將施主晶圓的薄片熔合到處理晶圓上。頂面經過拋光，可用于設備制作。由此產生的氧化硅晶圓在射頻、低功耗邏輯和電源 IC的制造方面具有多種優勢：氧化物提供隔離，可以更輕松地集成不同電壓等級的器件，具有閂鎖、降低結電容和更低泄漏的優點。經過一些準備后，供體晶圓可以重復使用。SmartSiC 工藝已采用此基本流程，但存在一些關鍵差異。在這種情況下，處理晶圓是高摻雜多晶硅 (pSiC) 晶圓，并使用導電鍵合將其熔合到施主晶圓，施主晶圓通常是生產級單晶 4H SiC 晶圓。供體晶圓的碳面向下鍵合，確保頂面是硅面，就像傳統的SiC襯底一樣。該 SiC 層的厚度約為 1 μm 或更小，是可在其上生長器件外延層的種子層。

　　智能碳化硅特性

　　讓我們來看看 SmartSiC 生產的器件的一些特性以及該襯底可為 SiC 功率器件的制造流程和性能帶來的潛在優勢。

　　降低CO2足跡

　　生產單晶 SiC 基板的標準工藝非常耗能。物理氣相傳輸 (PVT) 升華工藝需要高溫 (>2,000 ° C)。相比之下，pSiC 可以通過較低溫度、高通量的化學氣相沉積生產。Soitec 概述的 SmartSiC 流程顯示標準單晶供體晶片可重復使用 10 次。其生命周期分析估計顯示，在目前的發電結構下，與標準流程相比，SmartSiC 流程可減少 4 倍的二氧化碳排放量。

　　更低的基材電阻

　　在垂直SiC MOSFET器件中，凈器件電阻主要由橫向反轉溝道電阻、柵極下方電流流動時的JFET電阻、通過外延層的漂移電阻和襯底電阻相加而成。標準基板的厚度通常從 350 μm 開始，在背面接觸金屬化之前減薄至 100 μm 至 200 μm 之間。市售生產級 4H-SiC 基板的方塊電阻通常在 15–20 mΩ-cm 范圍內。這種摻雜水平受到 PVT 生長過程中與晶體質量之間的權衡的限制。相比之下，SmartSiC 中使用的 pSiC 襯底可以摻雜得更高，典型值為 2 mΩ-cm。基板電阻的相對貢獻取決于幾個因素，包括設備的電壓等級。例如，與 1,200V MOSFET 相比，具有較薄外延(漂移)層的 750V MOSFET 對襯底電阻的貢獻百分比更大，其中較厚的漂移層對電阻的貢獻相對較大。基材。在 750VMOSFET 的襯底可貢獻器件總通態電阻 (R DS(on) ) 的 15% 以上。

　　通過更簡單的工藝流程降低背面接觸電阻

　　標準 SiC 工藝流程中的背接觸通常通過激光退火形成硅化鎳層。Soitec 已證明，即使無需激光退火，pSiC 基板的背面薄層電阻也比標準流程低 10 倍。

圖1

　　圖 1 描述了 SmartSiC 流程對基板和背面接觸電阻的改善。

　　改善晶圓平整度和翹曲度

　　與標準 SiC 襯底相比，pSiC 襯底已被證明具有改進的平坦度(通過位點平坦度最小二乘范圍測量)，并且當晶圓經過背面研磨工藝時，翹曲度減少了 2 倍以上。

　　缺陷和檢查

　　Soitec 已證明，在 SmartSiC 上 KOH 蝕刻后拍攝的缺陷密度圖像與供體晶圓的缺陷密度圖像相同。此外，SmartSiC 晶圓被證明與 SICA 等標準光學檢測工具兼容。頂部的薄種子層使 SiC 能夠看到 pSiC 基底表面。

　　改善器件特定電阻

　　改進的襯底和背面接觸電阻直接轉化為改進的器件品質因數。例如，在我們上面討論的 750V SiC MOSFET 示例中，器件比電阻的改進可高達 20%。圖 2 顯示了比較肖特基二極管的正向 IV 特性的數據。可以看到正向阻力顯著降低 (>10%)。這種性能提升大約相當于設備一代的飛躍所帶來的提升。

圖2

　　更小的模具和更高的產量

　　對于給定的器件額定值，可以利用更高的電流密度來使芯片變得更小，從而以更高的產量提供每晶圓更多芯片的復合優勢。這可以直接轉化為成本改進。

　　可靠性

　　對基于標準單晶 SiC 的肖特基二極管與 SmartSiC 晶圓構建的肖特基二極管進行了有源功率循環測試 (PCT)。這些 5 × 10 毫米芯片的標準 SiC 典型額定電流為 138 A，SmartSiC 典型額定電流為 146 A。背面采用銀燒結，頂部觸點采用鋁線接合。PCT 的目的是使溫度升高 80 K 和 120 K，循環經過三秒的加熱階段，然后是六秒的冷卻階段。超過 300 千周期的測試證實了帶有銀燒結芯片連接的 SmartSiC 的卓越性能。壽命延長了 2 倍，溫度波動能力提高了 20 K。

　　這項研究展示了 SmartSiC 鍵合界面的可靠性。器件級的其他可靠性研究，例如 MOSFET 體二極管穩定性、需要短路承受時間和反向偏壓應力(如 HTRB 和 HTGB)才能獲得對該技術的進一步信心。分立和模塊級別的特定應用功率轉換壓力測試也將是大規模使用該技術的重要前提。

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